博通推出行业首个 3.5D F2F 封装平台，富士通 MO

12 月 6 日新闻，博通外地时光昨日发布推出行业首个 3.5D F2F 封装技巧 3.5D XDSiP 平台。3.5D XDSiP 可在单一封装中集成超越 6000mm2 的硅芯片跟多达 12 个 HBM 内存客栈，可满意年夜型 AI 芯片对高机能低功耗的需要。本文援用地点：详细来看，博通的 3.5D XDSiP 在 2.5D 封装之外还实现了高低两层芯片顶部金属层的直接衔接（即 3D 混杂铜键合），同时存在最小的电气烦扰跟出色的机器强度。这一“背靠背”的衔接方法比拟传统“面临背”式芯片垂直重叠领有 7 倍的旌旗灯号密度，最年夜限制增加了 3D 芯片客栈中各组件间的耽误，相较立体芯片间 PHY 接口功耗年夜幅下降九成，实现了更小的中介层跟封装尺寸，从而在节俭本钱的同时还改良了年夜面积封装的翘曲成绩。博通公司高等副总裁兼 ASIC 产物部总司理 Frank Ostojic 表现：进步的封装对下一代 XPU 集群至关主要，由于咱们曾经到达了摩尔定律的极限。 经由过程与客户亲密配合，咱们在台积电跟 EDA 配合搭档的技巧跟东西基本上创立了 3.5D XDSiP 平台。 经由过程垂直重叠芯片元件，博通的 3.5D 平台使芯片计划职员可能为每个元件搭共同适的制作工艺，同时缩小中介层跟封装尺寸，从而明显进步机能、效力跟本钱。台积电营业开辟、寰球营业资深副总司理兼副独特营运长张晓强表现：在从前多少年中，台积电与博通严密配合，将台积电开始进的逻辑制程跟 3D 芯片重叠技巧与博通的计划特长相联合。 咱们等待着将这一平台产物化，以实现 AI 翻新跟将来增加。博通表现，其年夜少数“花费级 AI 客户”已采取3.5D XDSiP 平台技巧，正在开辟的 3.5D 产物已达 6 款，将于 2026 年 2 月开端出产出货。此中富士通已明白将在其 2nm 制程 Arm 效劳器处置器 FUJITSU-MONAKA 应用这一平台。▲ 博通官网展现的六个 3.5D XDSiP 案例富士通的FUJITSU-MONAKA 应当对应 #4]article_adlist--> 　　申明：新浪网独家稿件，未经受权制止转载。 -->